mateltechИзвестия высших учебных заведений. Материалы электронной техникиIzvestiya Vysshikh Uchebnykh Zavedenii. Materialy Elektronnoi Tekhniki = Materials of Electronics Engineering1609-35772413-6387MISIS10.17073/1609-3577-2021-4-229-233mateltech-474Research ArticleМатематическое моделирование в материаловедении электронных компонентовMATHEMATICAL MODELING IN MATERIALS SCIENCE OF ELECTRONIC COMPONENTSСравнение сбоеустойчивых синхронных и самосинхронных схемFailure-tolerant synchronous and self-timed circuits comparisonhttps://orcid.org/0000-0002-8872-2774ЗацаринныйА. А.ZatsarinnyA. A.

ул. Вавилова, д. 44, корп. 2, Москва, 119333

Зацаринный Александр Алексеевич — доктор техн. наук, главный научный сотрудник, заместитель директора

44-2 Vavilova Str., Moscow 119333

Alexandеr A. Zatsarinny — Dr. Sci. (Eng.), Chief Researcher, Deputy Director

AZatsarinny@ipiran.ruhttps://orcid.org/0000-0003-4784-7519СтепченковЮ. А.StepchenkovYu. A.

ул. Вавилова, д. 44, корп. 2, Москва, 119333

Степченков Юрий Афанасьевич — канд. техн. наук, заведующий отделом

44-2 Vavilova Str., Moscow 119333

Yury A. Stepchenkov — Cand. Sci. (Eng.), Department Head

YStepchenkov@ipiran.ruhttps://orcid.org/0000-0003-0212-4931ДьяченкоЮ. Г.DiachenkoYu. G.

ул. Вавилова, д. 44, корп. 2, Москва, 119333

Дьяченко Юрий Георгиевич — канд. техн. наук, старший научный сотрудник

44-2 Vavilova Str., Moscow 119333

Yury G. Diachenko — Cand. Sci. (Eng.), Senior Researcher

diaura@mai.ruРождественскийЮ. В.RogdestvenskiYu. V.

ул. Вавилова, д. 44, корп. 2, Москва, 119333

Рождественский Юрий Владимирович — канд. техн. наук, ведущий научный сотрудник

44-2 Vavilova Str., Moscow 119333

Yury V. Rogdestvenski — Cand. Sci. (Eng.), Leading Researcher

YRogdest@ipiran.ruФедеральный исследовательский центр «Информатика и управление»  Российской академии наукРоссияFederal Research Center “Computer Science and Control” of the Russian Academy of SciencesRussian Federation202125012022244229233Copyright © Зацаринный А.А., Степченков Ю.А., Дьяченко Ю.Г., Рождественский Ю.В., 20212021Зацаринный А.А., Степченков Ю.А., Дьяченко Ю.Г., Рождественский Ю.В.Zatsarinny A.A., Stepchenkov Y.A., Diachenko Y.G., Rogdestvenski Y.V.Данная работа распространяется под лицензией Creative Commons Attribution 4.0.This work is licensed under a Creative Commons Attribution 4.0 License.https://met.misis.ru/jour/article/view/474

Статья рассматривает проблему разработки синхронных и самосинхронных (СС) цифровых схем, устойчивых к логическим сбоям. В синхронных схемах для обеспечения устойчивости к однократному сбою традиционно используется принцип голосования 2-из-3, приводящий к увеличению аппаратных затрат в три раза. В СС-схемах, благодаря парафазному кодированию сигналов и двухфазной дисциплине функционирования, даже дублирование обеспечивает уровень защиты от логического сбоя в 2,1—3,5 раз выше, чем троированный синхронный аналог. Разработка новых средств высокоточного моделирования механизмов возникновения сбоев в микроэлектронных компонентах позволит получить более точные оценки сбоеустойчивости электронных схем.

The article considers the problem of developing synchronous and self-timed (ST) digital circuits that are tolerant to soft errors. Synchronous circuits traditionally use the 2-of-3 voting principle to ensure single failure, resulting in three times the hardware costs. In ST circuits, due to dual-rail signal coding and two-phase control, even duplication provides a soft error tolerance level 2.1 to 3.5 times higher than the triple modular redundant synchronous counterpart. The development of new high-precision software simulating microelectronic failure mechanisms will provide more accurate estimates for the electronic circuits’ failure tolerance.

синхронная схемасамосинхронная схемалогический сбойсбоеустойчивостьтроированиедублированиенадежностьsynchronouscircuitself-timedcircuitsofterrorfailuretolerancetriple modular redundancyduplicationreliabilityРабота выполнена в рамках государственного задания № 0063-2019-0010.The work was carried out within the framework of the state assignment No. 0063-2019-0010.ReferencesВикторова В.C., Лубков Н.В., Степанянц А.С. Анализ надежности отказоустойчивых управляющих вычислительных систем. М.: Институт проблем управления РАН; 2016. 117 с. https://www.ipu.ru/sites/default/files/card_file/VLS.pdf (дата обращения: 08.06.2021).Viktorova V.S., Lubkov N.V., Stepanyants A.S. Reliability analysis of fault-tolerant control computing systems. Moscow: Institute for Control Problems of the Russian Academy of Sciences; 2016. 117 p. (In Russ.). https://www.ipu.ru/sites/default/files/card_file/VLS.pdf (accessed: 08.06.2021).Alagoz B.B. Boolean Logic with Fault Tolerant Coding. OncuBilim Algorithm and Systems Labs. 2009. V. 09, Art. No 03.Alagoz B.B. Boolean Logic with Fault Tolerant Coding. OncuBilim Algorithm and Systems Labs. 2009. V. 09, Art. No 03.Dubrova E. Fault-tolerant design. KTH Royal Institute of Technology, Krista, Sweden, 2013, Springer, 185 p. https://doi.org/10.1007/978-1-4614-2113-9Dubrova E. Fault-tolerant design. KTH Royal Institute of Technology, Krista, Sweden, 2013, Springer, 185 p. https://doi.org/10.1007/978-1-4614-2113-9Zakharov V., Stepchenkov Y., Diachenko Y., Rogdestvenski Y., Self-Timed Circuitry Retrospective. International Conference Engineering Technologies and Computer Science EnT. Moscow (Russia), 24–27 June 2020, pp. 58—64.Zakharov V., Stepchenkov Y., Diachenko Y., Rogdestvenski Y., Self-Timed Circuitry Retrospective. International Conference Engineering Technologies and Computer Science EnT. Moscow (Russia), 24–27 June 2020, pp. 58—64.Stepchenkov Y.A., Kamenskih A.N., Diachenko Y.G., Rogdestvenski Y.V., Diachenko D.Y. Fault-tolerance of self-timed circuits. 10th International Conference on Dependable Systems, Services, and Technologies (DESSERT), 2019. https://doi.org/10.1109/DESSERT.2019.8770047Stepchenkov Y.A., Kamenskih A.N., Diachenko Y.G., Rogdestvenski Y.V., Diachenko D.Y. Fault-tolerance of self-timed circuits. 10th International Conference on Dependable Systems, Services, and Technologies (DESSERT), 2019. https://doi.org/10.1109/DESSERT.2019.8770047Stepchenkov Y.A., Kamenskih A.N., Diachenko Y.G., Rogdestvenski Y.V., Diachenko D.Y. Improvement of the natural self-timed circuit tolerance to short-term soft errors. Advances in Science, Technology and Engineering Systems Journal. 2020; 5(2): 44—56. https://doi.org/10.25046/aj050206Stepchenkov Y.A., Kamenskih A.N., Diachenko Y.G., Rogdestvenski Y.V., Diachenko D.Y. Improvement of the natural self-timed circuit tolerance to short-term soft errors. Advances in Science, Technology and Engineering Systems Journal. 2020; 5(2): 44—56. https://doi.org/10.25046/aj050206Зацаринный А.А., Степченков Ю.А., Дьяченко Ю.Г., Рождественский Ю.В. Самосинхронные схемы как база создания высоконадежных высокопроизводительных компьютеров следующего поколения. Материалы II Международной конференции «Математическое моделирование в материаловедении электронных компонентов» (ММMЭК–2020). 19–20 октября 2020, Москва. М.: МАКС Пресс; 2020: 114—116. https://doi.org/10.29003/m1535.MMMSEC-2020/114-116Zatsarinny A.A., Stepchenkov Yu.A., Diachenko Yu.G., Rogdestvenski Yu.V. Self-timed circuits as a basis for developing next generation high-reliable high-performance computers. Proceedings of the international conference “Mathematical modeling in materials science of electronic components” (ICM3SEC–2020). October 19–20, 2020, Moscow. Moscow: MAKS Press; 2020: 114—116. (In Russ.). https://doi.org/10.29003/m1535.MMMSEC-2020/114-116Monnet Y., Renaudin M., Leveugle R. Hardening techniques against transient faults for asynchronous circuits. 11th IEEE International Conference: On-Line Testing Symposium, 2005. https://doi.org/10.1109/IOLTS.2005.30Monnet Y., Renaudin M., Leveugle R. Hardening techniques against transient faults for asynchronous circuits. 11th IEEE International Conference: On-Line Testing Symposium, 2005. https://doi.org/10.1109/IOLTS.2005.30Степченков Ю.А., Дьяченко Ю.Г., Рождественский Ю.В., Морозов Н.В., Степченков Д.Ю., Дьяченко Д.Ю. Устойчивость самосинхронного конвейера к логическим сбоям в комбинационной части. Системы и средства информатики. 2020; (3(30)): 49—55. https://doi.org/10.14357/08696527200305; http://selftiming.ru/new/2020/12/07/ustojchivost-samosinhronnogo-konvejera-k-logicheskim-sboyam-v-kombinaczionnoj-chasti (дата обращения: 08.06.2021).Stepchenkov Yu.A., Diachenko Yu.G., Rogdestvenski Yu.V., Morozov N.V., Stepchenkov D.Yu., Diachenko D.Yu. Self-timed pipeline immunity to soft errors in its combinational part. Systems and Means of Informatics. 2020; (3(30)): 49—55. (In Russ.). https://doi.org/10.14357/08696527200305; http://selftiming.ru/new/2020/12/07/ustojchivost-samosinhronnogo-konvejera-k-logicheskim-sboyam-v-kombinaczionnoj-chasti (accessed: 08.06.2021).Соколов И.A., Степченков Ю.А., Дьяченко Ю.Г., Рождественский Ю.В. Повышение сбоеустойчивости самосинхронных схем. Информатика и ее применения. 2020; 14(4): 63—68. https://doi.org/10.14357/19922264200409; http://selftiming.ru/new/2021/02/01/povyshenie-sboeustojchivosti-samosinhronnyh-shem (дата обращения: 08.06.2021).Sokolov I.A., Stepchenkov Yu.A., Diachenko Yu.G., Rogdestvenski Yu.V. Improvement of self-timed circuit soft error tolerance. Informatics and Applications. 2020; 14(4): 63—68. (In Russ.). https://doi.org/10.14357/19922264200409; http://selftiming.ru/new/2021/02/01/povyshenie-sboeustojchivosti-samosinhronnyh-shem (accessed: 08.06.2021).

The authors declare that there are no conflicts of interest present.